SDR SDRAM 控制器協議，提供了一個符合工(gōng)業标準 SDR SDRAM 的簡單控制接口，該控制器由 VHDL 實現，針對京微齊力M5産(chǎn)品架構進行了充分(fēn)的優化設計。

特性

• 支持 SDRAM 接口傳輸速率可(kě)達133MHz，單數據速率

• 支持1、2、4、8突發數據長(cháng)度或者整頁(yè)突發式操作(zuò)

• 支持用(yòng)戶突發終止。對于2、4、8的突發數據長(cháng)度（burst length）和整頁(yè)突發，支持不超過突發長(cháng)度的任意突發數據長(cháng)度。當用(yòng)戶想要終止 burst 操作(zuò)時，可(kě)以通過激活 usr_burst_end 一個周期，控制 user_burst_end 實現不同的突發數據長(cháng)度。

• CAS 延時可(kě)以是2或者3個時鍾周期

• 支持内部自動刷新(xīn)，刷新(xīn)周期可(kě)編程

• 支持外部自動刷新(xīn)請求，用(yòng)戶可(kě)控制自動刷新(xīn)過程

• 支持 NOP、READA、WRITEA、AUTO_REFRESH、PRECHARGE、ACTIVATE、URST_STOP和LOAD_MR 等 SDRAM 控制命令

• 支持4、8、16、32、64和72位數據寬度

• 支持用(yòng)戶通過“加載模式寄存器”（load mode register）請求配置模式寄存器值（mode register value），不支持通過 load mode register 請求更改 CAS 延時

• 支持用(yòng)戶 DQM 控制