錯誤糾正代碼（ECC）IP 核提供單校雙檢（Single Error Correction - Double Error Detection，SECDED）功能(néng)。該IP核适用(yòng) Verilog HDL 代碼， 并且針對M5産(chǎn)品架構進行了優化設計。

特性

• 雙糾錯（SECDED）功能(néng)是基于漢明碼（Hamming Coding）實現

• 糾正任何單位錯誤，以及檢測任意單位錯誤和雙位錯誤

• 提供了直接可(kě)用(yòng)于(72,64)、(39,32)、(36,29)、(18,12) SECDED 模塊的代碼

• （72,64）：64位數據消息需要8bit ECC

• （39,32）：32位數據消息需要7bit ECC

• （36,29）：29位數據消息需要7bit ECC

• （18,12）：12位數據消息需要6bit ECC

• 獨立的編碼器和解碼器模塊，用(yòng)于優化與用(yòng)戶邏輯之間的集成

• 可(kě)選的輸入/輸出注冊和流水線(xiàn)實現，可(kě)提供最大的運行速度提升

• 編碼器的可(kě)選輸入/輸出注冊，可(kě)以靈活的選擇0、1或者2時鍾

• 寫入延遲，用(yòng)于 ECC 計算

• 編碼器的可(kě)選輸入/輸出注冊和流水線(xiàn)實現，在讀取過程中(zhōng)可(kě)以靈活的選擇0、1、2或3時鍾延時

• 使用(yòng)标志(zhì)信号來反映解碼器中(zhōng)接收數據的狀态